O código VHDL mostrado acima descreve a seguinte o...

Q: O código VHDL mostrado acima descreve a seguinte operação lógica:

A) SUBTRAÇÃO entre “a" e “b", habilitada por “c", com resultado em “d" e carry out em “e". | B) SOMA entre “a" e “b", com carry em “c", resultado em “d" e flag de execução com sucesso em “e". | C) SOMA entre “a" e “b", habilitada por “c", com resultado em “d" e carry out em “e". | D) OU EXCLUSIVO entre “a" e “b", habilitado por “c", com resultado em “d" e flag de execução com sucesso “e". | E) SUBTRAÇÃO entre “a" e “b", habilitada por “c", com resultado em “d" e flag de execução com sucesso em “e".

457941200930849

Ano: 2010Banca: FGVOrganização: FIOCRUZDisciplina: Engenharia Eletrônica e Sistemas DigitaisTemas: Álgebra Booleana e Circuitos Lógicos | Eletrônica Digital

Texto associado

ENTITY entidade IS
     PORT (a, b, c: IN bit;
                 d, e: OUT bit);
END entidade;

ARCHITECTURE arquitetura OF entidade IS
BEGIN
        PROCESS (a, b, c)
        BEGIN

           IF (c = '1') THEN
              d <= a XOR b;
              e <= a AND b;

          ELSE
             d <= '0';
             e <= '0';
        END PROCESS;
END arquitetura;

O código VHDL mostrado acima descreve a seguinte operação lógica:

Gabarito comentado

Anotações

Marcar para revisão

O código VHDL mostrado acima descreve a seguinte operação lógica:

Questões relacionadas para praticar

O código VHDL mostrado acima descreve a seguinte operação lógica:

Questões relacionadas para praticar