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Parte do código em VHDL a seguir deve ser completada para descrever um flip-flop JK a partir de um componente de um flip-flop D.
entity FFJK is
port (J, K, CLK: in std_logic; Q: out std_logic);
end FFJK;
architecture comportamento of FFJK is
component FFD port (D, CLK: in std_logic; Q: out std_logic);
end component;
signal ENT_D,SAIDA_D: std_logic;
begin
(linha a ser completada)
U: FFD port map (D => ENT_D, CLK => CLK, Q => SAIDA_D);
Q <= SAIDA_D;
end comportamento;Assinale a opção que completa corretamente a linha assinalada.